x86 y Arm Rival, RISC-V se envía con una arquitectura de 10 000 millones de núcleos

Calista Redmond, CEO de RISC-V International, anunció en Embedded World que actualmente hay diez mil millones de centros RISC-V en el mercado.

La arquitectura ARM RISC-V ha enviado 10 000 millones de núcleos y, según se informa, es más prominente que la arquitectura x86 y Arm del futuro.

RISC-V, pronunciado «El quinto riesgo», es una arquitectura de conjunto de instrucciones de estándar abierto (ISA) que se proporciona bajo licencias de código abierto y es de uso gratuito. El conjunto básico de instrucciones contiene instrucciones alineadas de forma natural de 32 bits de longitud fija, e ISA admite extensiones de longitud variable, lo que significa que cada instrucción puede tener cualquier longitud numérica dentro de paquetes de 16 bits. El conjunto de instrucciones viene en sabores de espacio de direcciones de 32 bits y 64 bits y está diseñado para una amplia variedad de usos. Varios subgrupos admiten todo, desde minisistemas integrados hasta PC, supercomputadoras vinculadas al procesador y PC paralelas montadas en rack a nivel de almacén.

Calista Redmond dijo que los estándares abiertos son clave.

Linux hace esto por software y nosotros lo hacemos por hardware. Estimamos que hay 10 mil millones de centros RISC-V en el mercado.

Pero el camino hacia los diez mil millones no fue una tarea rápida. Se informa que diecisiete años de prueba y error para la arquitectura ARM marcaron el hito más importante que se logró en 2008. Por otro lado, RISC-V tardó solo doce años en completar diez mil millones. Redmond predice que se espera que la cantidad de núcleos de procesador RISC-V alcance los 80 mil millones para 2025.

Esta noticia incluía anunciar la aprobación de las cuatro nuevas especificaciones y ampliaciones a partir de este año. los Cuatro nuevas especificaciones ser:

• Especificaciones RISC-V para ingenieros de SBI para la capa de firmware entre la plataforma de hardware y el kernel del sistema operativo utilizando una interfaz de aplicación binaria en modo supervisor (modo S o modo VS). Esta abstracción permite servicios multiplataforma en todas las implementaciones de RISC-V OS. Varios miembros de RISC-V ya han implementado la especificación RISC-V SBI en sus soluciones RISC-V, por lo que la certificación de la especificación garantizará que se adopte un enfoque estándar en todo el ecosistema RISC-V, lo que garantizará la compatibilidad. El desarrollo y la validación de esta especificación estuvo a cargo de Atesh Batra de Refus, con el trabajo realizado por el comité de dirección horizontal de la plataforma.
• Los protocolos RISC-V UEFI llevan los estándares UEFI actuales a las plataformas RISC-V. El desarrollo y la validación de esta especificación estuvo a cargo de Sunil VL, Ventana Micro y Philipp Tomsich, VRULL GmbH, con trabajo realizado en el Grupo de Trabajo Técnico de Software Premium.
• E-Trace para RISC-V define un método de seguimiento de procesador altamente eficiente que utiliza seguimiento de rama, ideal para depurar cualquier tipo de aplicación, desde pequeños diseños integrados hasta computadoras ultrapotentes. La documentación de E-Trace de RISC-V define las señales entre el núcleo de RISC-V y el codificador (o puerto de entrada), un algoritmo de seguimiento de bifurcación comprimida y un formato de paquete para encapsular la información de seguimiento de bifurcación comprimida. Gajinder Panesar de Picocom y el grupo de trabajo E-Trace de RISC-V lideraron el desarrollo y la validación de esta especificación.
• RISC-V Zmmul Multiply solo permite implementaciones de bajo costo que requieren multiplicación pero no división y son parte de la especificación no premium de RISC-V. Allen Baum dirigió el desarrollo y la validación de esta extensión, con trabajo realizado en el Comité de mala suerte de la ISA.

fuentes de noticias: Inicio de TIY el RISV.org